本书是为高等学校电子信息类及相关专业编写的数字系统设计教材，共分为11章，主要内容包括数字逻辑基础、可编程逻辑器件工艺和结构、Vivado集成开发环境IP设计流程、Vivado集成开发环境Verilog HDL设计流程、Verilog HDL语言规范、基本数字单元Verilog HDL描述、Verilog HDL数字系统设计和实现、创建和封装用户IP设计和实现、Vivado调试工具原理及实现、数字系统高级设计方法和数模混合系统设计。　　本书以Xilinx Artix 7系列FPGA器件和Xilinx*新一代的Vivado 2015.4集成开发环境为设计平台，根据数字系统设计课程的教学要求以及作者多年的教学经验，将本科传统的数字电子技术（数字逻辑）课程与复杂数字系统设计课程相结合，遵循循序渐进、由浅入深的原则，内容涵盖了晶体管、门电路、数字逻辑理论、组合逻辑和时序逻辑、可编程逻辑器件结构、Vivado集成开发环境设计流程、Verilog HDL语言、Verilog HDL复杂数字系统设计、IP封装与调用、在线逻辑分析仪工具以及数模混合系统设计等方面。　　为了方便教师教学和学生自学，书中给出了大量设计实例，并提供了配套的教学资源（详见书中的学习说明）。本书可作为本科生和研究生学习数字系统设计等相关课程的教材，或作为从事Xilinx FPGA设计的工程技术人员的参考用书，也可作为Xilinx大学计划培训的授课教材。 　　何宾，著名的嵌入式技术和EDA技术专家，长期从事电子设计自动化方面的教学和科研工作，与全球多家知名的半导体厂商和EDA工具厂商大学计划保持紧密合作。目前已经出版嵌入式和EDA方面的著作30余部，内容涵盖电路仿真、电路设计、可编程逻辑器件、数字信号处理、单片机、嵌入式系统、片上可编程系统等。典型的代表作有《Xilinx FPGA设计*指南》《Xilinx All Programmable Zynq-7000 SoC设计指南》《Altium Designer 13.0电路设计、仿真与验证*指南》《Altium Designer 15.0电路仿真、设计、验证与工艺实现*指南》《Xilinx FPGA数字设计——从门级到行为级的双重描述》《Xilinx FPGA数字信号处理*指南——从HDL、模型到C的描述》《模拟与数字系统协同设计*指南-Cypress集成开发环境》《STC单片机原理及应用》《STC单片机C语言程序设计》等。 第1章数字逻辑基础1.1数字逻辑的发展史1.2开关系统1.2.10和1的概念1.2.2开关系统的优势1.2.3晶体管作为开关1.2.4半导体物理器件1.2.5半导体逻辑电路1.2.6逻辑电路符号描述1.3半导体数字集成电路1.3.1集成电路的发展1.3.2集成电路构成1.3.3集成电路版图1.4基本逻辑门电路分析1.4.1基本逻辑门电路的描述1.4.2逻辑门电路的传输特性1.4.3基本逻辑门集成电路1.4.4不同工艺逻辑门的连接1.5逻辑代数理论1.5.1逻辑代数中运算关系1.5.2逻辑函数表达式1.6逻辑表达式的化简1.6.1使用运算律化简逻辑表达式1.6.2使用卡诺图化简逻辑表达式1.6.3不完全指定逻辑功能的化简1.6.4输入变量的卡诺图表示1.7毛刺产生及消除1.8数字码制表示和转换1.8.1数字码制表示1.8.2数字码制转换1.9组合逻辑电路1.9.1编码器1.9.2译码器1.9.3码转换器1.9.4数据选择器1.9.5数据比较器1.9.6加法器1.9.7减法器1.9.8加法器/减法器1.9.9乘法器1.10时序逻辑电路1.10.1时序逻辑电路类型1.10.2时序逻辑电路特点1.10.3基本SR锁存器1.10.4同步SR锁存器1.10.5D锁存器1.10.6D触发器1.10.7其他触发器1.10.8普通寄存器1.10.9移位寄存器1.10.10存储器1.11有限自动状态机1.11.1有限自动状态机原理1.11.2状态图表示及实现1.11.3三位计数器第2章可编程逻辑器件工艺和结构2.1可编程逻辑器件的发展历史2.2可编程逻辑器件工艺2.3简单可编程逻辑器件结构2.3.1PROM原理及结构2.3.2PAL原理及结构2.3.3PLA原理及结构2.4CPLD原理及结构2.4.1功能块2.4.2宏单元2.4.3快速连接矩阵2.4.4输入输出块2.5FPGA原理及结构2.5.1查找表结构及功能2.5.2可配置的逻辑块2.5.3时钟资源2.5.4时钟管理模块2.5.5块存储器资源2.5.6互联资源2.5.7专用的DSP模块2.5.8输入和输出块2.5.9吉比特收发器2.5.10PCIE模块2.5.11XADC模块2.6CPLD和FPGA比较2.7Xilinx可编程逻辑器件2.7.1Xilinx CPLD芯片介绍2.7.2Xilinx FPGA芯片介绍2.7.3Xilinx PROM芯片介绍第3章Vivado集成开发环境IP核设计流程3.1IP的基本概念3.1.1IP核来源3.1.2IP核的提供方式3.1.3IP核优化3.2Vivado工具设计流程3.3Vivado IP数字系统的设计与实现3.3.1建立新的设计工程3.3.2修改工程设置属性3.3.3创建块设计3.3.4生成设计输出文件3.4XDC文件原理及添加方法3.4.1XDC的特性3.4.2约束文件的使用方法3.4.3约束顺序3.4.4XDC约束命令3.4.5添加XDC文件3.5查看综合后的结果3.6查看实现后的结果3.7生成和下载比特流文件3.7.1生成比特流文件3.7.2下载比特流文件3.8生成和下载PROM文件第4章Vivado集成开发环境Verilog HDL设计流程4.1创建新的设计工程4.2创建并添加一个新的设计文件4.3RTL详细描述和分析4.3.1详细描述的原理4.3.2详细描述的过程4.4设计综合和分析4.4.1综合过程的关键问题4.4.2执行设计综合4.4.3综合报告的查看4.5设计行为级仿真4.6创建实现约束文件XDC4.6.1实现约束的原理4.6.2I/O规划器功能4.6.3实现约束过程4.7设计实现和分析4.7.1设计实现原理4.7.2设计实现及分析4.8设计时序仿真4.9生成并下载比特流文件4.9.1生成比特流文件4.9.2下载比特流文件到FPGA4.10生成并烧写PROM文件第5章Verilog HDL语言规范5.1Verilog HDL语言发展5.2Verilog HDL程序结构5.2.1模块声明5.2.2模块端口定义5.2.3逻辑功能定义5.3Verilog HDL描述方式5.3.1行为级描述方式5.3.2数据流描述方式5.3.3结构级描述方式5.3.4开关级描述方式5.4Verilog HDL语言要素5.4.1注释5.4.2间隔符5.4.3标识符5.4.4关键字5.4.5系统任务和函数5.4.6编译器命令5.4.7运算符5.4.8数字5.4.9字符串5.4.10属性5.5Verilog HDL数据类型5.5.1值的集合5.5.2网络和